亚10纳米节点的时钟老化问题

EETOP编译自semiwiki

半导体芯片在发货前都经过测试，以排除早期故障，但是还有一些更微妙的可靠性影响，这些影响只会在较长时间内出现，比如时钟老化。甚至还有一个经典图表显示了故障率随时间变化的“浴缸曲线”：

IC故障率图

如果磨损区域的现实和期望不一致，那么召回嵌入系统内的芯片所带来的财务影响可能要花费数百万美元，甚至在安全关键应用中要付出人命。

一个 7nm 的 SoC 可以有 100 亿个晶体管，并且为了满足功率规范，有许多时钟域和多电压电源域；导致老化问题，如抖动、占空比失真、插入延迟、设计余量减少和工艺变化增加。要预测晶体管老化的影响，需要了解电路拓扑、开关活动、电压甚至温度——这是一个复杂的目标。

晶体管老化来自几个影响：热载流子注入 ( HCI )、负基极温度不稳定性 ( NBTI )、正基极温度不稳定性 ( PBTI )。较高的温度会加速这些影响。占空比影响 BTI 效果，频率对 HCI 有成比例的影响。使用 HCI 时，电荷会被困在晶体管的氧化层中，从而永久改变器件的 Vt。对于 7nm 节点，BTI 效应高于 HCI 效应，如下图所示插入延迟，其中黑线是新电路，而 HCI 的老化效应是橙色，BTI 效应是蓝色。

BTI 和 HCI 效应

10nm 以上的 IC 设计方法使用静态时序分析 (STA) 和一些时钟的 SPICE 仿真，以及抖动等参数的保护带。老化可以应用于所有设备，以提供有关电气和时间影响的概念。

10nm 以下的设计需要对时钟老化影响进行更全面的分析，比如Infinisim 创建了一个名为ClockEdge的工具，可以有效地分析大型时钟网络。ClockEdge 工具会自动创建一个晶体管级网表进行分析，然后可以在一夜之间进行仿真，向您展示最新的和老化的结果。

从现有文件创建一个新的时钟域网表：Verilog、Lib、叶单元定义、约束、SPEF。以您的功能时钟频率为新鲜状态生成具有完全 SPICE 精度的仿真结果。然后对时钟进行压力分析，作为分析的第二步。第三步是使用老化的时钟域网表，以功能时钟频率运行完整的 SPICE 精确仿真，并评估占空比失真、插入延迟、轨到轨电平，甚至时钟摆率。新鲜和陈年结果之间的差异告诉设计团队他们是否有可靠的设计。

深入研究第一步，新运行分析从锁相环的输出，一直到触发器或输出垫的时钟域。这个时钟域可以非常大，包含数百万个器件，晶体管级分析结果向我们展示了延迟和压摆值。

步骤1：全新运行

通过使用分布式 SPICE 仿真方法，ClockEdge 工具可以在一夜之间对一个具有 450 万个门、5.17 亿个 MOSFET 和 32 亿个器件的块运行时钟分析。你的时钟拓扑结构可以实现为树状、网格和刺状。

步骤2：压力运行

特定的晶体管将被选中进行老化，所有这些都取决于电路拓扑结构和时钟是否被停顿（卡在VDD或VSS），或切换。压力运行也取决于温度、电压和每个使用模型的持续时间。

步骤3：老化模拟

使用老化的器件。对于有停顿时钟值的器件，那么在老化分析过程中，只有时钟的一个边会受到影响，而有时钟切换的器件在老化分析过程中，两个边都会受到影响。所以占空比延迟（DCD）的形状将取决于你的电路拓扑结构。使用 ClockEdge，设计人员可以执行假设压力分析，比较时钟停在 0、停在 1、切换甚至是停放和切换组合的影响。

总结

时钟老化是一个新的可靠性问题，特别是对于低于 10nm 工艺节点的 IC 设计。通过适当的分析，可以减轻老化的影响。文中提及的ClockEdge 工具可专注于为设计人员提供对其时钟网络的准确老化分析，并在一夜之间快速提供结果。你可以看到你的老化时钟域的直流和交流压力条件。

原文

https://semiwiki.com/eda/319691-clock-aging-issues-at-sub-10nm-nodes/

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芯片纳米为什么越小越好

芯片的本质是将大规模集成电路小型化，封装在方寸之间的空间里。英特尔的10纳米单元面积为54*44纳米，每平方毫米有1.008亿个晶体管。Nm(纳米)是厘米、分米和米等长度单位，1纳米等于10减9米。一纳米相当于原子大小的四倍，是人类头发直径的十万分之一，比单个细菌的长度(5微米)小得多。

芯片的制造过程就像一座房子。首先以晶圆为基础，然后将电路和晶体管一层一层堆叠起来，完成想要的形状。

芯片具有各种封装形式。

芯片封装最初的定义是保护芯片免受周围环境的影响，包括物理和化学影响。今天的芯片封装是指用来安装半导体集成电路芯片的外壳，起到放置、固定、密封、保护芯片和增强电热性能的作用。它是芯片内部世界与外部电路之间的桥梁(芯片上的触点通过导线与封装外壳的引脚相连，封装外壳通过印制板上的导线与其他器件相连)。

根据国际半导体技术蓝图(ITRS)，芯片工艺中的纳米数越小，越先进。我们常说的芯片14nm、12nm、10mm、7nm是用来描述半导体工艺的节点代数。它们通常用晶体管的半节距或门长等特征尺寸来表示，以衡量集成电路技术的水平。

在不同的半导体元件上，描述的对象是不同的。例如，在DRAM芯片中，它描述了DRAM单元中两条金属线之间的最小允许间距的一半长度，半间距长度；当用于CPU时，它描述了CPU晶体管中栅极的长度。

在电子显微镜下，32纳米和22纳米晶体管

然而，门长并不代表一切。栅极之间的距离和互连间距也是决定性能的关键因素。这两个距离决定了单位面积的晶体管数量。

在晶体管密度方面，2014年

英特尔2000年发布的14nm节点为每平方毫米3750万个晶体管，略低于TSMC的每平方毫米4800万个晶体管和三星的每平方毫米5100万个晶体管。英特尔10nm节点晶体管密度为每平方毫米1.008亿，三星7nm节点密度为每平方毫米1.0123亿，基本相同；

TSMC声称，第一代7nm节点的晶体管密度约为16nm节点的3倍，10nm节点的1.6倍，因此估计每平方毫米约有8000万个晶体管，略低于英特尔10nm节点水平；但是

2019年，TSMC采用EUV技术的N7+节点也有望量产，晶体管密度将提高20%，从而晶体管密度将达到每平方毫米1个。

约1亿水平，将与英特尔，三星2019

每年量产流程基本相同。

工艺的进步可以提高芯片的性能，包括三个方面:规模增大、频率提高、功耗降低。规模对应的工艺指标主要有晶体管密度、栅极间距、最小金属间距等。相应频率和功耗指标主要包括栅长、鳍高等。随着晶体管密度的增加，可以扩大芯片的晶体管规模，增加并行工作的单元或核心的数量，或者减小芯片面积，提高成品率，降低单位成本。

门长度越小，芯片的频率越高或者功耗越低。栅长减小(或沟道长度减小)减小了源漏之间的距离，电子只需流动一小段距离就可以运行，从而提高晶体管的开关频率，提高芯片的工作频率；另一方面，栅极长度和电子流距离的减小可以降低芯片的内阻、所需的开启电压和工作电压。在相同的工作频率下，压降导致更低的功耗(动态功耗

P=c*v2*f，功耗与电压和频率的平方成正比)。

提高芯片频率和降低功耗这两个目标不能兼得。晶体管的功耗包括静态功耗和动态功耗。静态功耗是电路稳定时的功耗，即常规电压乘以电流；动态功耗是指电容充放电功耗和短路功耗，也就是晶体管在做什么

1和0

相互转换时，会根据转换频率产生不同的功耗；

根据Dendel的定标定律，晶体管面积的缩小，使得晶体管消耗的电压和电流几乎同比例缩小。例如，如果晶体管的尺寸减半，静态功耗将减少到四分之一(电压和电流同时减半)。在行业初期，根据Dennardscaling，设计师可以大幅提高芯片的时钟频率，因为提高频率带来的更多动态功耗会被降低的静态功耗抵消。

大概在

2005

之后，漏电现象打破了Dennard提出的原有定律，使得晶体管在更小的工艺下制造时，静态功耗不减反增。同时也带来了巨大的热能转换，使得芯片的散热成为一个亟待解决的问题。

所以芯片无法在提高频率的同时继续降低整体功耗。根据动态功耗P=C*V2*F可以得出，提高频率和降低功耗这两个目标之间的关系是相反的，需要根据芯片设计来寻求两者之间的平衡。

当栅极长度(或沟道长度)减小到一定程度时，容易产生量子隧穿效应，从而导致大电流泄漏问题。这就是FinFET，或者说鳍式场效应晶体管技术出现的原因。晶体管从2D平面结构走向3D鳍片结构，增加鳍片高度可以减少漏电的发生，进一步提高性能或者降低功耗。

在FinFET结构中，三个面被栅极包围，可以有效控制漏电。随着鳍片高度的增加，栅极可以更有效地控制电流，随着可控性的提高，栅极可以用更低的电压来切换开关，并且可以用更少的能量来导通/关断。同时，电子在三个表面上流动，增加了流动电子的数量，进一步提高了性能。

芯片性能的不断提升是先进制造工艺的核心追求。多年来，先进的制造工艺首先应用于旗舰智能手机AP或计算机CPU。手机主芯片通常采用最先进的两代工艺制造。旗舰手机主芯片是工艺最前沿的，引进最先进的工艺后才会采用。新工艺出现后会向下转移，而低端手机主芯片通常是次高工艺制造。

目前7nm和10nm的主要应用有高端手机AP/SoC、个人电脑和服务器CPU、矿机ASIC等。

等等。14nm的主要应用包括高端手机AP/SoC、显卡GPU、FPGA等。成熟28纳米

节点的主要应用包括低端手机、平板、机顶盒、路由器等主要芯片。

先进工艺竞争成为影响芯片的决定性因素。

工艺改进对芯片性能提升有明显影响。工艺改进的效果包括频率提高和架构优化。一方面，工艺的提升与频率紧密相连，使得芯片主频提升；另一方面，工艺改进导致晶体管规模的提高，支持更复杂的微架构或内核，导致架构的改进。

随着工艺节点的进展，可以发现频率随工艺增长的斜率有所减缓。由于Dendel标度律的失效以及随之而来的散热问题，单纯持续提高芯片时钟频率已经不太现实，厂商逐渐转向低频多核架构的研究。

半导体工艺节点是什么——你看到的7nm真的是7nm吗？

我们在 ExtremeTech 上讨论了很多半导体工艺节点，但是从技术上讲，我们并不经常提及什么是半导体工艺节点 。 随着 Intel 的 10nm 节点进入生产阶段，对于半导体工艺节点的困惑越来越多了，而且对于台积电和三星的技术是不是优于英特尔（以及如果拥有的优势，他们拥有多少优势），也打上了问号。

半导体工艺节点通常以数字命名，后跟纳米的缩写：32nm，22nm，14nm等。CPU 的任何功能与节点名称之间没有固定的客观联系。半导体工艺节点的命名方式也并非总是如此，在大约 1960s-1990s ，节点是根据门的长度来命名的。IEEE 的这张图显示了这种关系：
长期以来，栅极长度（晶体管栅极的长度）和半间距（芯片上两个相同特征，如栅级，之间的距离的一半）与过程节点名称相匹配，但最后一次是 1997年 。半间距又连续几代与节点名匹配，但在实际意义上两者并没有什么关系。实际上，特征尺寸和芯片实际上的样子匹配，已经是很长很长时间之前的事情了。
如果我们达到几何比例缩放要求以使节点名称和实际特征尺寸保持同步，那么六年前我们就该将生产线降至 1nm 以下（这怎么可能嘛）。我们用来表示每个新节点的数字只是代工厂为了宣传选取的数字。早在2010年，ITRS（国际半导体技术发展蓝图，稍后对此组织进行详细介绍）把在每个节点上应用的技术集称为“等效扩展”（而不是几何扩展）。当我们接近纳米级的极限时，宣传可能会开始使用埃而不是纳米，或者可能会使用小数点。当我开始在这个行业工作时，通常会看到记者提到微米而不是纳米的工艺节点，例如 0.18微米或 0.13微米，而不是 180nm 或 130nm。

半导体制造涉及大量的资本支出和大量的长期研究。从论文采用新技术到大规模商业化生产之间的平均时间间隔为10到15年。几十年前，半导体行业认识到，如果存在针对节点引入的通用路线图以及这些节点所针对的特征尺寸，这对每个电子工业的参与方都是有利的。这将允许生产线上的不同位置的厂商同时克服将新节点推向市场遇到的难题。多年来，ITRS（国际半导体技术路线图）一直在发布该行业的总体路线图。这些路线图长达15年之久，为半导体市场设定了总体目标。
ITRS于1998-2015年发布。从2013年至2014年，ITRS重组为ITRS 2.0，他们很快意识到传统的推进方法遇到了理论创新的瓶颈，新组织的任务目标是为大学、财团和行业研究人员提供“未来的主要参考方向，以激发技术各个领域的创新”，这个目标也要求新组织大幅扩展其覆盖范围和覆盖范围。ITRS就此宣布退休了，成立了一个新的组织，称为IRDS（国际设备和系统路线图），其研究的范围大得多，涉及更广泛的技术。

范围和重点的转移反映了整个代工行业正在发生的事情。我们停止将栅极长度或半间距与节点大小绑定的原因是，它们要么停止缩小，要么缩小的速率减慢。作为替代方案，公司已经集成了各种新技术和制造方法，从而继续进行节点缩放。在40 / 45nm，GF和TSMC等公司推出了浸没式光刻技术。在32nm处引入了双图案。后栅极制造是28nm的功能。FinFET是由Intel在22nm处引入的，而其他公司则是在14 / 16nm节点处引入的。

公司有时会在不同的时间推出功能。AMD和台积电推出了40 / 45nm浸没式光刻技术，但英特尔等到32nm才使用该技术，并选择首先推出双图案。GlobalFoundries和台积电开始在32 / 28nm使用更多的双图案。台积电在28nm处使用后栅极构造，而三星和GF使用先栅极技术。但是，随着进展变得越来越慢，我们已经看到公司更加依赖于营销，拥有更多定义的“节点”。像三星这样的公司，没有像以前一样瀑布式下降节点名字（90、65、45），而是给不同的工艺节点起了数字部分相同的名字：

我认为您可以吐槽该产品名称不明不白，因为除非您有清晰的图表，否则很难分辨哪些流程节点是早期节点的演变变体。

尽管节点名称不 依赖 于任何特征尺寸，并且某些特征尺寸已停止缩小，但半导体制造商仍在寻找改善关键指标的方法。这是真正的技术进步。但是，由于现在很难获得性能上的优势，并且更小的节点需要更长的开发时间，因此公司正在尝试更多所谓的改进实验。例如，三星正在准备比以前更多的节点名称。那是某种营销策略，而不是他们真的能做出来多么超前的改进。

因为英特尔10纳米制程的制造参数非常接近台积电和三星用于7纳米制程的值。下面的图表来自WikiChip，但它结合了英特尔10nm节点的已知功能尺寸和台积电和三星7nm节点的已知功能尺寸。如您所见，它们非常相似：

delta 14nm / delta 10nm列显示了每个公司从其上一个节点开始将特定功能缩小的程度。英特尔和三星的最小金属间距比台积电更严格，但是台积电的高密度SRAM单元比英特尔小，这可能反映了台湾代工厂的不同客户的需求。同时，三星的单元甚至比台积电的单元还要小。总体而言，英特尔的10nm工艺达到了许多关键指标，台积电和三星都将其称为7nm。

由于特定的设计目标，单个芯片可能仍具有偏离这些尺寸的功能。制造商提供的这些数字是给定节点上的典型预期实现方式，不一定与任何特定芯片完全匹配。

有人质疑英特尔的10nm +工艺（用于Ice Lake）在多大程度上达到了这些宣传的指标（我相信这些数字是针对Cannon Lake发布的）。的确，英特尔10纳米节点的预期规格可能会略有变化，但14纳米+也是14纳米的调整，10nm+肯定比14nm工艺有非常大的改进。英特尔已经表示，一定会把10nm工艺节点的晶体管密度相对14nm增加2.7倍作为目标，因此我们将推迟任何有关10nm +可能略有不同的猜测。

理解新流程节点的含义的最佳方法是将其视为总括性术语。当一家代工厂商谈论推出一个新的流程节点时，他们所说的其实是：

“我们创建了具有更小特征和更严格公差的新制造工艺。为了实现这一目标，我们集成了新的制造技术。我们将这组新的制造技术称为流程节点，因为我们想要一个总括的术语，向大众传递我们改进了某些具体的工艺参数。”

关于该主题还有其他问题吗？将它们放到下面，我会回答他们。