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台积电明年将量产5nm芯片「台积电早期5nm测试芯片良率80明年或迎来大规模量产」
10 层以上的 EUV 技术铺用，创新打破当今芯片掩模数量增加的膨胀传统，充分展现芯片设计 DTCO 效果，让测试芯片的逻辑密度增加 1.84 倍，能效增加 15%，功耗降低 30%，率先拉开 2020 HVM 的工艺预定序幕
本月，在 2019 IEEE IEDM 会议上，台积电用一篇新论文概述了其 5nm 工艺的初步成果。
5nm 工艺，将会成为目前采用 N7 或 N7P 工艺的客户未来的新选择，因为它采用了这两个工艺的部分设计原则：新的 N5 工艺将保证 7nm 变体的全节点增加